RANGKAIAN LOGIKA KOMBINASIONAL

Pengertian Rangkaian Logika Kombinasional

Logika kombinasi merupakan rangkaian logika yang outputnya hanya tergantung pada kombinasi input-inputnya saja, dan tidak tergantung pada keadaan output sebelumnya. Karena kondisi tersebut, logika kombinasi disebut juga rangkaian logika yang outputnya tidak tergantung pada waktu.

Rangkaian kombinasional merupakan rangkaian yang kondisi keluarannya (output) dipengaruhi oleh kondisi masukan (input). Rangkaian kombinasional didefinisikan sebagai tipe rangkaian logika yang diimplementasikan menggunakan persamaaan Boolean.

Pada gambar diatas diperlihatkan output rangkaian logika kombinasi merupakan fungsi langsung dari input-inputnya. Output Y0 merupakan fungsi dari input I0 dan I1, dalam hal ini Y0 hanya dipengaruhi oleh kombinasi dari I0 dan I1 saja. Demikian pula dengan output-output yang lain.

Rangkaian kombinasional adalah rangkaian yang nilai keluaranya (output) tergantung pada nilai masukanya (input). Rangkaian kombinasional tidak memiliki sifat memori, maka nilai keluaran rangkaian di suatu waktu hanya ditentukan oleh nilai dari masukanya di waktu tersebut. Contoh dari rangkaian kombinasional : Comparator, Adder, Multiplexer, Demultiplexer, Encoder dan Decoder.

Prosedur Desain

Dalam membuat suatu rangkaian kombinasional diperlukan terlebih dahulu untuk prosedur desain yang akan dibuat. Prosedur-prosedur tersebut antara lain:

  1. Menentukan Spesifikasi Rangkaian
  2. Menentukan Algoritma
  3. Menentukan Tabel Kebenaran
  4. Menentukan Fungsi Keluaran Rangkaian
  5. Menentukan Diagram Logika
  6. Menguji Hasil Keluaran

Desain Rangkaian Aritmatika Dasar (Half Adder)

Half adder adalah suatu rangkaian penjumlahan sistem bilangan biner yang paling sederhana. Rangkaian ini hanya dapat digunakan untuk operasi penjumlahan data bilangan biner sampai 1 bit saja. Rangkaian Half Adder memiliki 2 terminal input untuk 2 variabel bilangan  biner  dan  2  terminal output, yaitu summary out (SUM) dan carry out (CARRY).

Half Adder (HA) adalah rangkaian penjumlahan sistem bilangan biner yang paling sederhana. Rangkaian ini hanya dapat digunakan untuk melakukan operasi penjumlahan dua  bilangan biner 1 bit. Rangkaian half adder memiliki dua terminal input untuk 2 variabel bilangan biner dan 2 terminal output, yaitu summary out (sum) dan carry out (carry). Aturan-aturan untuk melakukan penambahan biner dua bit diilustrasikan sebagai berikut:

Aturan 1.  0 + 0 = 0

Aturan 2.  0 + 1 = 1

Aturan 3.  1 + 0 = 1

Aturan 4.  1 + 1 = 0  dan carry 1 = 10

Tiga  aturan  pertama  mudah  dimengerti,  sedangkan  aturan  4  menyatakan  bahwa penjumlahan biner 1 + 1 = 10 (desimal 2). Angka 1 hasil penjumlahan dibawa ke kolom yang mempunyai tingkatan lebih tinggi, dan dikatakan terdapat carry. Rancangan  diagram  logika  menggunakan  XOR dan AND,  masukan  diberikan  simbol  A dan B sedangkan keluaran diberi simbol ∑ yang berarti jumlah (SUM) dan  Simbol  Co berarti  bawaan  keluar  (Carry Out).

Peta Karnaugh Half Adder


Rangkaian Half Adder seperti berikut:
Rangkaian Hafl Adder

Comparator

Comparator adalah rangkaian kombinasi yang mempunyai fungsi utama membandingkan dua data biner pada masukanya. Hasil atau keluaran dari pembandingan itu adalah : sama (=), lebih kecil (<), atau lebih besar (>). Dari dua data biner yang hanya terdiri dari 1-bit yang dibandingkan, dapat dikembangkan menjadi dua data biner yang terdiri dari lebih dari 1-bit, seperti 2-bit, 3-bit dan seterusnya. Berikut ini simbol comparator 1 bit :

Simbol COmparator 1 bit

Dilihat dari masukan dan keluaran dari sebuah comparator, dapat dibuat tabel kebenaran seperti tabel dibawah ini :

Tabel Kebenaran Comparator 1 Bit

Dari uraian tabel kebenaran diatas dapat dibuat persamaan keluaranya menjadi

Hasil dari persamaan keluaran diatas, maka implementasi rangkaian comparator 1 bit seperti berikut :

Rangkaian Comparator 1 bit

Rangkaian Full Adder

Full adder atau biasa disebut dengan penjumlahan penuh, merupakan rangkaian penjumlahan yang menyertakan bawaan sebelumnya (previous carry) pada masukanya. Atas dasar pengertian tersebut, simbol full adder dan tabel kebenaran full adder 1 bit dapat disusun sebagai berikut :

Simbol Full Adder
Tabel Kebenaran Full Adder:


Tabel Kebenaran Full Adder

Dari tabel kebenaran, terlihat bahwa keluaran S membentuk fungsi detektor jumlah ganjil. Fungsi tersebut dapat diimplementasikan secara efisien dengan menggunkan XOR 3 masukan, Sehingga persamaan keluaran untuk S :

S = A ⊕ B ⊕ Cp
Sedangkan untuk mendapatkan persamaan keluaran Cn, dapat menggunakan peta Karnaugh dengan berdasarkan tabel kebenaran.
Peta Karnaugh untuk Cn

Berdasarkan peta Karnaugh tersebut dapat diperoleh persamaan keluaran untuk Cn sebagai
berikut :
Cn = A.B + A.Cp + B.Cp

Rangkaian full Adder dapat diketahui sebagai berikut.
Rangkaian Full Adder

Rangkaian Multiplexer 2-Ke-1

Multiplexer sering disebut MUX, merupakan rangkaian yang berfungsi memilih data (data selector) yang ada pada masukanya (X), untuk disalurkan ke keluaranya (f) dengan bantuan sinyal pemilih atau sinyal kontrol (S).

Simbol Multiplexer 2 to 1

Multiplexer 2-ke-1 terdiri dari dua input X0 dan X1, satu input pilih S dan satu output Y. Tergantung pada sinyal pilih, output terhubung ke salah satu input. Karena ada dua sinyal input, hanya dua cara yang memungkinkan untuk menghubungkan input ke output, jadi satu pilihan diperlukan untuk melakukan operasi ini.

Jika garis pilih rendah, maka output akan dialihkan ke input D0, sedangkan jika garis pilih tinggi, maka output akan dialihkan ke input D1. Gambar di bawah ini menunjukkan diagram blok multiplexer 2-ke-1 yang menghubungkan dua input 1-bit ke tujuan umum.

Tabel kebenaran multiplexer 2-ke-1 dapat ditunjukkan dibawah ini:
Tabel Kebenaran Multiplexer 2-ke-1

Rangkaian multiplexer dapat diketahui seperti dibawah ini:

Rangkaian Multiplexer 2-ke-1

Enkoder

Enkoder adalah rangkaian logika kombinasional yang berfungsi untuk mengubah atau mengkodekan suatu sinyal masukan diskrit menjadi keluaran kode biner.

Enkoder disusun dari gerbanggerbang logika yang menghasilkan keluaran biner sebagai hasil tanggapan adanya dua atau lebih variabel masukan. Hasil keluarannya dinyatakan dengan aljabar boole, tergantung dari kombinasi – kombinasi gerbang yang digunakan.

Encoder dan Decoder

Sebuah Enkoder harus memenuhi syarat perancangan m < 2 n. Variabel m adalah kombinasi masukan dan n adalah jumlah bit keluaran sebuah enkoder. Satu kombinasi masukan hanya dapat mewakili satu kombinasi keluaran.

Dekoder

Rangkaian Dekoder mempunyai sifat yang berkebalikan dengan Enkoder yaitu merubah kode biner menjadi sinyal diskrit. Sebuah dekoder harus memenuhi syarat perancangan m < 2 n . Variabel m adalah kombinasi keluaran dan n adalah jumlah bit masukan. Satu kombinasi masukan hanya dapat mewakili satu kombinasi keluaran.


Tabel kebenaran pada diagram logika decoder 1/8

Dari tabel kebenaran tersebut dapat direalisasikan menjadi rangkaian decoder.

Rangkaian decoder

Demultiplekser

Rangkaian logika kombinasional Demultiplekser adalah Komponen yang berfungsi kebalikan dari MUX. Pada DEMUX, jumlah masukannya hanya satu, tetapi bagian keluarannya banyak. Signal pada bagian input ini akan disalurkan ke bagian output (channel) yang mana tergantung dari kendali pada bagian SELECTnya.

Simbol Demultiplexer 1 to 4

 Suatu rangkaian diklasifikasikan   sebagai kombinasional jika memiliki   sifat yaitu keluarannya ditentukan   hanya oleh masukkan eksternal saja. Suatu rangkaian diklasifikasikan   sequential jika ia memiliki sifat   keluarannya ditentukan oleh tidak   hanya masukkan eksternal tetapi juga   oleh kondisi sebelumnya.

Rangkaian Demultiplexer 1 to 4

Contoh Kasus : Saklar Pengontrol Cahaya Ruangan

Suatu ruangan yang memiliki 3 buah pintu dan pada setiap pintu terdapat saklar yang mengontrol cahaya pada ruangan. Kondisi hidup atau matinya lampu tergantung pada kombinasi hubungan ketiga saklar. Lampu akan menyala jika salah satu atau seluruh saklar dalam kondisi on. Sedangkan lampu akan padam jika tidak ada saklar yang on atau terdapat dua diantara tiga saklar dalam kondisi on. Jika ketiga saklar dinyatakan sebagai x1, x2, dan x3 dengan kondisi saklar on = level logika ‘1’ serta off = level logika ‘0’.

Buatlah tabel kebenaran berdasarkan ilustrasi di atas, dan buatlah rangkaian realisasinya!

Jawaban:

a.       Tabel Kebenaran

 

X1

X2

X3

Y

 

1

1

1

1

(A.B.C)

1

1

0

0

(A’+B’+C)

1

0

1

0

(A’+B+C’)

1

0

0

1

(A.B’.C’)

0

1

1

0

(A+B’+C’)

0

1

0

1

(A’B.C’)

0

0

1

1

(A’B’.C)

0

0

0

0

(A+B+C)

Dalam menentukan rangkaian realisasinya, diperlukan penyelesaian untuk mengetahui ekpresi logikanya dengan menggunakan bentuk SOP dan POS.
  • Dalam bentuk SOP, maka yang dilihat adalah Y =1.
Dimisalkan : x1 = A, x2 = B, x3 = C
Y = (A.B.C) + (A.B’.C’) + (A’B.C’) +(A’B’.C)
Y = ∑y (1, 4, 6, 7)

  • Dalam bentuk POS, maka yang dilihat adalah Y = 0
Y = (A’+B’+C) (A’+B+C’) (A+B’+C’) (A+B+C)
Y = ∑Y (2, 3, 5, 8)

Rangkaian realisasinya

Dalam bentuk kanonikal SOP (sum-of-product)

Y = (A.B.C) + (A.B’.C’) + (A’B.C’) +(A’B’.C)

Y = ∑y (1, 4, 6, 7)

Dengan diketahu dalam aturan SOP:

1 = true

0 = false

Dalam tabel kebenaran SOP. 


Dalam bentuk kanonikal POS (product-of-sum).

Y = (A’+B’+C) (A’+B+C’) (A+B’+C’) (A+B+C)

Y = ∑Y (2, 3, 5, 8)

Dengan diketahui dalam aturan POS:

1 = false

0 = true

Dalam tabel kebenaran POS.


Daftar Pustaka

Faisal. (2015). Buku Daras Organisasi & Arsitektur Komputer. Makassar: UIN Alauddin.

Sari, I. F., Sari, N., Novitasari, O., Amara, R., Subaedi, A. N., & Antarnusa, G. (2020). Gerbang Logika Kombinasional dan Komparator.

Sugiartowo, S., & Ambo, S. N. (2018). Simulasi Rangkaian Kombinasional Sebagai Media Pembelajaran Sistem Digital Pada Fakultas Teknik Universitas Muhammadiyah Jakarta. Prosiding Semnastek.

Teja, R. (2021, April 12). Multiplexer (MUX) and Multiplexing. Diambil kembali dari electronicshub: https://www.electronicshub.org/multiplexerandmultiplexing/#:~:text=A%202-to-1%20multiplexer%20consists%20of%20two%20inputs%20D0,one%20select%20is%20needed%20to%20do%20these%20operations. (Diakses pada hari Rabu 23 November 2022. Pukul 17.35 WIB).

Widyanto, A. C. (2021, April 21). RANGKAIAN HALF ADDER DAN FULL ADDER. Diambil kembali dari smkmuh2klaten: http://smkmuh2klaten.sch.id/blog/rangkaian-half-adder-dan-full-adder/. (Diakses pada hari Rabu 23 November 2022. Pukul 18.36 WIB).


Komentar

Posting Komentar